Interaktiver Simulator für digitale Logikschaltungen zum Lernen, Planen und weiterentwickeln mit Timing-Analyse, Race-Condition-Erkennung, FSM-Workflows und Verilog-/VHDL-Export. // Interactive digital logic simulator for learning, planing, and further development, with timing analysis, race detection, FSM workflows, and Verilog/VHDL export.
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Updated
Mar 25, 2026 - TypeScript